AMD запускает производство EPYC Venice с 256 ядрами и 2-нм техпроцессом TSMC

Введение

AMD официально объявила о запуске серийного производства 6-го поколения серверных процессоров EPYC под кодовым именем Venice. Это первый в индустрии высокопроизводительный центральный процессор на техпроцессе TSMC N2 (2-нм класс). Процессор объединяет до 256 физических ядер и 512 потоков в одном корпусе, обещает до 70% прироста производительности по сравнению с Turin, удвоенную пропускную способность памяти и радикально переработанную чиплетную компоновку. На фоне задержки Intel Diamond Rapids до середины 2027 года Venice получает как минимум год форы в сегменте высокопроизводительных P-core решений, и это превращает технологический анонс в стратегический маневр по захвату рынка серверных CPU.

Подробнее о EPYC 9006 Venice

Venice производится по нормам TSMC N2 — первому техпроцессу тайваньского гиганта, использующему транзисторы Gate-All-Around (GAA) с нанолистовой структурой вместо традиционного FinFET. Сам по себе переход на N2 дает повышение производительности на 10-15% при том же энергопотреблении либо снижение энергопотребления на 25-30% при той же производительности, а плотность транзисторов возрастает примерно на 15% относительно N3E. Однако прирост производительности Venice лишь частично обусловлен новым техпроцессом. Новые ядра на архитектуре Zen 6 получили глубокую микроархитектурную переработку: расширенный буфер переупорядочивания инструкций, более емкий и точный предсказатель ветвлений, новый кэш микроопераций и переработанный 8-wide конвейер с усиленной поддержкой AVX-512 инструкций. Все это направлено на улучшение производительности на такт — ключевого показателя для серверных нагрузок.

Еще одно значительное архитектурное изменение Venice — полная реорганизация компоновки чиплетов. Вместо привычной схемы с одним центральным IOD и рассредоточенными вокруг CCD, Venice использует 2 вытянутых кристалла ввода-вывода (I/O dies), произведенных по нормам 4 нм, которые расположены в центре и фланкируются с обеих сторон вычислительными CCD, каждый из которых выполнен по 2-нм техпроцессу. Стандартный кристалл Zen 6 CCD вмещает 12 ядер и 48 МБ L3-кэша против 8 ядер и 32 МБ у Zen 5 — 50-процентный прирост плотности ядер на чиплет. Максимальная конфигурация Venice включает 8 таких CCD, что дает 96 классических производительных ядер. Однако полноценная 256-ядерная версия использует чиплеты Zen 6c: каждый из них вмещает до 32 ядер с идентичным набором инструкций (ISA) и сопоставимым IPC, но на более низких пиковых частотах. Это первое появление компактного варианта Zen 6c в серверном сегменте, и оно сразу выводит плотность ядер на новый уровень.

Двухчиповая организация I/O-кристаллов продиктована необходимостью обслуживать 16 каналов памяти DDR5 — вдвое больше, чем у Turin. Каждый IOD управляет восемью каналами памяти через 32 подканала. Чиплеты IOD соединены между собой высокоскоростной коммутационной фабрикой, а связь между CCD и IOD осуществляется через пятое поколение Infinity Fabric. Новый сокет SP7 обеспечивает поддержку 16 каналов DDR5 с теоретической пропускной способностью 1,6 ТБ/с на сокет — удвоение относительно 0,8 ТБ/с у Turin. Это прямо отвечает на запросы больших языковых моделей, где пропускная способность памяти часто становится узким горлышком при инференсе. Удвоение пропускной способности между CPU и GPU предполагает нативную поддержку PCIe 6.0 (128 ГБ/с) и, вероятно, расширенную поддержку Compute Express Link, что позволяет строить более плотные связки с GPU-ускорителями. Venice станет частью платформы Helios AI Rack, где на один центральный процессор будут приходиться четыре ускорителя AMD Instinct MI455X.

Отдельного внимания заслуживает преемник Venice — процессор Verano, также на техпроцессе TSMC N2, но оптимизированный по соотношению производительности на доллар и энергоэффективности. Это указывает на стратегию AMD: Venice берет на себя сегмент абсолютной производительности, а Verano закроет нишу экономичных развертываний.

Выводы

Запуск EPYC Venice знаменует не просто очередную смену поколений серверных процессоров, а момент, когда AMD одновременно реализует четыре технологических преимущества: первым выходит на 2-нм техпроцесс, первой внедряет Zen 6 в серверах, первой предлагает 256-ядерную x86-конфигурацию и первой получает год форы над Intel в сегменте высокопроизводительных P-core решений. Venice превращает технологический отрыв в рыночный: пока Intel решает проблемы с выходом 18A и переносит старт производства Diamond Rapids, AMD получает окно возможностей для закрепления в дата-центрах, которые прямо сейчас формируют инфраструктуру под обучение и инференс больших моделей. Вопрос лишь в том, сумеет ли AMD конвертировать эту фору в долгосрочные контракты и экосистему, способную противостоять неизбежному ответу Intel в 2027 году и растущему давлению со стороны Arm-решений.